東芝が,130nm世代以降の半導体技術で製造するマスタ・スライスLSIの新製品「UniversalArray」を開発した。特徴は,セルベースLSIとほぼ同等の集積度や消費電力を達成しつつ,セルベースLSIに比べて試作期間を短縮できること。UniversalArrayでは,論理回路の詳細なレイアウト設計を完了する前に,下地(マスタ・スライス)の試作を開始する。これにより,回路設計を完了してからサンプル・チップを出荷するまでの納期を,同一世代の半導体技術で製造するセルベースLSIの約半分に短縮できる。また,派生品展開や回路設計の変更が必要になった場合に,作成し直すマスク枚数をセルベースLSIより減らせるため,顧客が負担する開発費を低減できる。
UniversalArrayは,マスタ・スライスを顧客ごとにカスタム開発する。このため,顧客にとって必要最小限の機能のみをマスタ・スライスに組み込める。この結果,共通のマスタ・スライスを複数の機器メーカーで共有するストラクチャードASICに比べて,チップ面積を小さくできる。UniversalArrayのチップ面積および性能はセルベースLSIとほぼ同等という。あらかじめマスタ・スライスに作り込む配線層数,およびユーザーがカスタマイズする配線層数は案件ごとに異なる。
東芝は,UniversalArray について,130nm世代で製造する「TC280」ファミリーのサンプル出荷を2005年第1四半期から開始する。また,90nm世代で製造する「TC300」ファミリーについても受注を開始し,2005年第2四半期からサンプル出荷を始める。TC280とTC300はいずれも,同社が既に発売しているセルベースLSIで対応しているすべてのIPコアを使用できる。
東芝がTC280の製造に使う130nm世代のプロセス技術「CMOS3」のゲート長は110nmである。TC300向けの90nm世代のプロセス技術「CMOS4」のゲート長は65nmである。同社が展開する前世代(180nmプロセス)のエンベデッド・アレイと比べると,TC280のゲート集積度は約2.5倍,ゲート当たりの動作速度は約20%増,ゲート当たりの消費電力は約50%減にすることが可能になる。90nmプロセスを使うTC300は,TC280に比べて,さらに集積度が2倍,動作速度が20%増,消費電力が50%減にできる。
UniversalArray では以下のセル・ライブラリを用意する。プリミティブ・セルは,面積が小さくかつ論理合成に最適化しており,種類は400種類を超える。入出力セルは,面積重視型と多ピン対応型2種類をユーザーが利用可能にする。 |