近日，东京大学研究生院工学系研究科电气系工学专业教授高木信一等的研究小组，与日本产综研、住友化学共同开发出了在沟道采用III-V族化合物半导体的MOSFET上，以自校正工艺形成金属源漏极的方法。该成果可解决III-V族沟道MOSFET的源漏极低电阻化的技术课题。

III-V族沟道MOSFET可获得较高的载流子迁移率，但同时也存在源漏极电阻值容易升高，使导通电流降低的问题。原因是很难对III-V族半导体进行充分n型掺杂。此前一直采用调制掺杂法等解决。

试制的MOSFET

此次东京大学等意在凭借源漏极使用金属材料的方法来解决这一问题。该研究小组将着眼点放在了形成Si-MOSFET的源漏极时普遍使用的自校正硅化物工艺上。此次经研究发现，可使用同样的方法来形成III-V族沟道MOSFET的金属源漏极。

具体的步骤是，使Ni在InGaAs层上堆积，并在250℃下进行退火处理来形成Ni-InGaAs合金。因使用该方法时，通过蚀刻去除无助于形成合金的未反应Ni时选择性较高，所以能够以自校正方式形成Ni-InGaAs源漏极。“这种将Si-MOSFET使用的自校正硅化物工艺应用于III-V族沟道MOSFET的创意以前从未有人尝试过。此次发现其适用竟意外地顺利”（东京大学高木信一）。

试制步骤

与此同时，研究小组还发现，通过提高InGaAs沟道的In构成比例，并降低源漏极与沟道间的肖特基势垒高度，可使源漏极部进一步低电阻化。源漏极与沟道间容易形成较高肖特基势垒是在Si-MOSFET上使用金属源漏极时的一大课题。此次东京大学等获得的成果表明，III-V族沟道MOSFET能够解决这一问题。而且研究小组还表示，提高InGaAs沟道的In构成比例还具有提高沟道中电子迁移率的效果。

该研究小组利用该方法试制了基于InGaAs沟道的栅长5μm的n型MOSFET。电子迁移率的峰值高达约2000cm

2/Vs。导通/截止比为103～104，S值为147mV/dec。源漏极的电阻值与使用pn结的原构造相比降到了1/5。

源漏极部的电阻值