动态可重构技术开发商日本IPFLex公司日前宣布，将推出运算器数量由过去的376个增至6倍左右的新型LSI“DAPDNA-2C”。不仅把运算器的位宽由过去的32位减少到了16位，还通过省略移位运算等使用频率低的运算，简化了运算器，可将每个元件的面积减至1/3。另外,通过将制造技术由目前的130nm提高至90nm工艺，能够在与DAPDNA-2相同的芯片面板上集成约6倍的元件数量。计划2006年第1季度开始供应样品。 　　DAPDNA-2目前均采用32位运算器，不过在图像处理等用途方面往往只需16位就够了，因此有的客户希望采用减少位宽、增加元件数量的产品结构。另外，过去虽说一个运算元件即可完成加、减、移位等运算，但移位运算尽管使用频率很低，电路面板却很大，因而已经成为增加元件数量的瓶颈。所以，DAPDNA-2C就设计了移位运算专用元件，通过与运算元件独立配置，缩小了运算元件的面积。 　　工作频率由现有芯片的166MHz提高到了200MHz。不过，提高工作频率后，单位时钟可连接的元件范围即区段大小一般会变小。因此，DAPDNA-2C不仅缩小了区段大小，还通过将各元件进行重叠封装，从而确保了区段之间的通信容量。

ダイナミック・リコンフィギュアラブル技術を手掛けるアイピーフレックスは，演算器の数を従来の376個から6倍程度に増やした新型のLSI「DAPDNA-2C」を投入すると発表した。演算器のビット幅を従来の32ビットから16ビットに減らしたほか，シフト演算など使用頻度の低い演算を省くことで演算器を単純にし，1つのエレメントの面積を1/3に削減する。さらに製造技術を現在の130nmルールから90nmルールに変更することで，DAPDNA-2と同じチップ面積に6倍程度の数のエレメントを集積できるようにする。2006年第1四半期にサンプル出荷を開始する予定である。 　現在，DAPDNA-2では32ビット幅の演算器を搭載しているが，画像処理などの用途では16ビット幅で済むことが多く，顧客からよりビット幅を減らしエレメント数を増やした構成を望む声があったという。さらに，従来は加算，減算，シフト演算などが1つの演算エレメントで可能だったが，シフト演算などは使用頻度が低いにもかかわらず回路面積が大きく，エレメント数を増やす上でのボトルネックになっていた。このため，DAPDNA-2Cでは，シフト演算専用のエレメントを設け，演算エレメント本体とは独立させることで演算用エレメントの面積を縮小した。 　動作周波数は，従来のチップの166MHzから200MHzに引き上げる。ただし，動作周波数を高めると1クロックで接続できるエレメントの範囲であるセグメントの大きさが狭まる。このため，DAPDNA-2Cではセグメントの大きさを縮小した上で，各セグメントを重ねてオーバーラップさせることで，エレメント間の通信のスループットを確保するようにした。