富士通在1月27日开幕的“电子设计及解决方案展2005(Electronic Design and Solution Fair 2005)”上,展出了利用新一代低介电(low-k)膜“NCS(纳米聚类硅石)”的65nm节点(hp90:栅极半间距为90nm)试制晶圆。
这是该公司首次展出65nm试制晶圆。展出的晶圆是一种已加工成测试芯片的200mm晶圆,由秋留野技术中心(Akiruno Technology Center)试制。65nm工艺日前正处于开发阶段,将于2005年内开发完成,并将从2006年开始接受掩模数据(Mask Data)并投产。估计将在秋留野进行小量量产,不过主要量产地点还是在三重工厂。
富士通开发的65nm工艺的首要特点就是前面提到的使用了新一代低介电膜NCS。NCS是通过聚集带有微孔的前驱物(Precursor,初级粒子)而成膜的,因此介电率低(k=2.3),同时还具有机械强度大且不易发生化学反应的优点。在11层铜配布线中,下面5层是布线间使用NCS、层间使用SiOC的混合构造,而上面各层则使用SiOC膜。第12层为铝布线。
该晶圆的各种尺寸规格方面,当面向微处理器时,栅极长度为30nm,SiON栅级绝缘膜厚为0.9nm,多结晶硅栅极的半间距(Half Pitch)为90nm,第1层金属布线(带触点)的半间距为100nm。栅极延迟时间与90nm节点相比,可缩短25~40%。另外,还采用了面向微处理器的“CS200”工序,以及面向普通元器件的“CS200A_G”及“CS200A_LL”工序。 |
富士通は,次世代の低誘電率(low-k)膜である「NCS(Nano-Clustering Silica)」を使った65nmノード(hp90)の試作ウエーハを,1月27日から開かれている「Electronic Design and Solution Fair 2005」に展示した。
同社が65nmの試作ウエーハを展示したのは今回が初めてとする。展示したウエーハは,テスト・チップを形成した200mmウエーハであり,あきる野テクノロジセンターで試作した。65nmプロセスは現在開発を進めているところであり,2005年中に開発を完了し,2006年からマスク・データの受け入れ,および生産を開始する。あきる野でも少量の量産はする見込みだが,三重工場での量産が中心になる。
富士通の65nmプロセスは,冒頭のように新型low-k膜のNCSを使うのが最大の特徴といえる。NCSは,微小な空孔を持つプリカーサを集めて膜を形成しているため,低誘電率(k=2.3)でありながら機械的強度や化学的安定性に優れるという。11層Cu配線のうち,下層5層は配線間にNCS,層間にSiOCを使ったハイブリッド構造になっている。上層はSiOC膜を使っており,12層目はAl配線である。
デバイスの各種寸法は,マイクロプロセサ向けの場合,ゲート長が30nm,SiONゲート絶縁膜厚が0.9nm,多結晶Siゲートのハーフピッチが90nm,第1メタル配線(コンタクトあり)のハーフピッチが100nmなどとなっている。ゲート遅延時間は90nmノードに比べて25~40%削減できたとする。なお,プロセスはマイクロプロセサ向けの「CS200」と,一般向けの「CS200A_G」および「CS200A_LL」がある。 |