新华网东京２月９日电（记者钱铮）日本东芝公司９日宣布，该公司针对６５纳米系统大规模集成电路开发的低能耗新技术，能使混载动态随机存取存储器（ＤＲＡＭ）待机时的耗电量降低到原先的八分之一。 

    为了保持存储在其内部的数据，ＤＲＡＭ每隔一定时间就要进行一次刷新数据的工作。而降低ＤＲＡＭ待机期间耗电量的有效手段就是降低这种刷新工作的频率。 

    根据东芝公司９日发布的新闻公报，新技术采用循环冗余元件和自动纠错线路，不仅对内部的数据没有影响，还提高了数据存储的可靠性，并使待机时ＤＲＡＭ刷新频率降低到原来的八分之一，从而实现了混载ＤＲＡＭ待机时能耗的大幅度降低。 

    新技术采用了最适宜的控制算法，使这种刷新频率的降低只出现在待机期间，保证了ＤＲＡＭ工作时维持和以往同等的性能。 

    制造高性能混载ＤＲＡＭ系统大规模集成电路的主要课题是在提高混载ＤＲＡＭ元件速度的同时，确保数据的可靠性和降低能耗。东芝公司计划将这项新技术作为实现系统大规模集成电路高性能的一个手法，进一步研究推动这项技术进入实用阶段。