美国IBM日前面向32nm级工艺试制成功了内存单元面积仅为0.143μm²的6晶体管型的SRAM。采用氧化膜厚度为25nm的SOI（绝缘体上硅）底板。据IBM称，虽然此前台湾TSMC（台积电）曾在2004年6月公布的0.296μm²为全球最小记录，但此次相对这一记录减少了30%、实现了“全球最小的内存单元面积”（IBM）。该技术已在2004年12月13日于美国旧金山召开的元器件技术国际会议“IEDM 2004（2004年国际电子器件会议）”上发表。演讲序号为11.1。

　　试制成功的内存单元尺寸为0.27μm×0.53μm。＋1.0V运行时的静态噪音容许度（SNM）为148mV。硅化物（Silicide）层采用了二氧化钴（CoSi2）。原来采用的镍硅（NiSi）等硅化物材料不适用于较薄的SOI底板及间隔狭窄的隔离层。触点(Contact)采用钽（Ta），间隔为50nm。导通状态下的泄漏电流，与此前采用较厚的二氧化钴层，以及间隔为60nm的隔离层时相同。硅化物层的薄膜化及沟道（Trench）结构的形成方面，采用了波长为248nm的曝光技术和基于电子光束的曝光技术。

米IBM Corp.は，32nm世代向けにセル面積が0.143μm²の6トランジスタ型のSRAMを試作した。酸化膜厚が25nmのSOI基板を用いた。同社によると，これまでは台湾TSMCが2004年6月に発表した0.296μm²が世界最小だったが，今回はこれに対して30％面積を縮小し「世界最小のセル面積」（IBM社）を実現したという。2004年12月13日から米国サンフランシスコで開催中のデバイス技術の国際学会「IEDM（International Electron Devices Meeting） 2004」で発表した。講演番号は11.1。

　試作したセルの寸法は0.27μm×0.53μmである。＋1.0V動作時の静的雑音余裕度（SNM）は148mVである。シリサイド層にはCoSi2を用いた。NiSiなど従来のシリサイドでは，薄いSOI基板および間隔の狭いスペーサには不向きだったという。コンタクトにはTaを使用し，間隔は50nm。接合リーク電流は，厚いCoSi₂層や間隔が60nmのスペーサを用いる従来の場合と同等とする。シリサイドの薄膜化およびトレンチ構造の形成には，波長が248nmの露光技術と電子ビームによる露光の両方を用いた。