东芝和NEC日前成功开发出了新一代MRAM非挥发性内存的大容量技术。其成果大体分2部分。一是在将内存单元的写入电流降低到原来1/2以下的同时，还能减少误写入的TMR元件；二可将读取时间缩短至原来1/4的交叉点结构新型内存单元。在2004年12月13日于美国旧金山召开的“2004年国际电子器件大会（2004 IEEE International Electron Devices Meeting，2004 IEDM）”上做了技术发表。

　　在MRAM的实用化过程中，过去始终面临着2个课题，一是如何降低在工艺提高的过程中不断增加的写入电流，二是在保持高速读取的情况下如何缩小内存单元面积。

　　为了降低写入电流，两公司此次将过去为长方形的TMR元件，改变成了在长方形的长边上形成半圆形突起的形状。这样一来，即使将写入电流降低到原来的1/2以下，也能稳定地工作。虽说每个内存单元在特性上多少都有差异，但却能够控制误写入。此项技术还有利于降低芯片的耗电量。

　　为了能够同时缩短读取时间和缩小单元面积，双方此次开发出了一种由4个TMR元件共享用于选择TMR元件的晶体管的新型交叉点结构单元。这样，不仅将内存单元面积控制到了与过去的交叉点结构单元同等的6F2（F为最小加工尺寸），同时还将读取时间由过去的交叉点结构单元的1μs缩短到了250ns。

　　对于MRAM，为了提高读取速度，过去曾提出了将1个TMR元件与1个选择晶体管相结合的“1晶体管+1TMR元件”结构，和省略选择晶体管的交叉点结构2种单元设计方案。第一种“1晶体管+1 TMR元件”结构存在着单元面积大（30F2）的缺点。而后一种交叉点结构由于没有选择晶体管，因此受回写电流的影响，难以正确地读取到需要读取的那个TMR元件的信息。因此读取时间长达1μs。

　　东芝和NEC准备通过将250nm工艺TMR元件的制造技术跟180nm～130nm工艺CMOS电路的制造技术结合起来，在2005年度确立用来实现256Mbit MRAM的基础技术。

東芝とNECは，次世代不揮発性メモリであるMRAMの大容量化技術を開発した。成果は大きく2つある。1つは，メモリ・セルの書き込みに必要な電流値を従来の1/2以下に低減しつつ，誤書き込みの抑制が可能なTMR素子を開発したこと。もう1つは，読み出し時間を従来の1/4に短縮できる新型のクロスポイント構造のセルを開発したこと。2004年12月13日から米国サンフランシスコで開催されている半導体製造技術関連の国際学会「2004 IEEE International Electron Devices Meeting（2004 IEDM）」で発表した。

　MRAMの実用化に際しては，微細化に伴って増加する書き込み電流の削減と，読み出しの高速性を維持しながらセル面積を縮小することが課題とされていた。

　書き込み電流の低減に向けて両社は今回，従来は長方形だったTMR素子の形状を，長方形の長辺に半円形の膨らみを持たせるように変更した。これにより，書き込み電流を従来の1/2以下にしても，安定な動作を可能にした。メモリ・セルごとに多少の特性バラつきがあっても，誤書き込みを抑制できるようになったという。この技術は，チップの消費電力の低減にも有効という。

　読み出し時間の短縮とセル面積の縮小を両立するために，TMR素子選択用のトランジスタを4個のTMR素子で共有する新規のクロスポイント構造セルを開発した。この結果，メモリ・セル面積を従来のクロスポイント型セルと同等の6F²（Fは最小加工寸法）に抑えつつ，読み出し時間を従来のクロスポイント型セルの1μsから250nsに短縮した。

　MRAMでは，読み出し速度を高める目的で，1個のTMR素子と1個の選択トランジスタを組み合わせる「1トランジスタ+1TMR素子」構造と，選択トランジスタを省いたクロスポイント構造の2種類のセルが提案されていた。前者の「1トランジスタ+1TMR素子」構造では，セル面積が30F²と大きいという欠点があった。一方，後者のクロスポイント構造では，選択トランジスタがない分，回り込み電流の影響によって，本来読み出したいTMR素子の情報を正確に読み出すことが難しかった。このため，読み出し時間が1μsと長かった。

　東芝とNECは，250nm世代のTMR素子の作成技術と，180nm～130nm世代のCMOS回路の作成技術を組み合わせて，2005年度に256MビットMRAMの実現に必要な基盤技術を確立する予定である。